GAAFET의 한계를 넘는 기술들, Forksheet과 BSPDN

삼성의 MBCFET, 인텔의 Ribbonfet등 부르는 이름은 기업마다 살짝씩 다르지만,

지금 소자의 최선단의 기술은 Gate All Around Fet, 즉 GAAFET이다

물론 이 소자 또한 연구된지는 몇년이 되어서, 이제 beyond GAAFET 기술이 많이 연구되고 있다.

그 기술중 Forksheet FET과 BSPDN에 대해 오늘 알아볼 것이다. 

 

 

Forksheet FET

ForksheetFET은 IMEC이 2017년 처음 제안한 구조다. GAA 나노시트의 확장 개념으로, nMOS와 pMOS 트랜지스터 사이에 절연 유전체 벽(dielectric wall)을 삽입해 두 소자를 매우 가까이 배치할 수 있게 한다.

기존 GAA 나노시트에서는 nMOS-pMOS 간격이 일정 수준 이하로 줄면 기생 커패시턴스가 급증해 성능이 저하된다. ForksheetFET은 ‘절연 벽’이 이 전기적 간섭을 차단하기 때문에, 간격을 줄여도 안전하다. 그 결과 표준 셀(standard cell) 높이를 줄이면서도 드라이브 전류는 유지하거나 향상시킬 수 있다.

 

 

 

IMEC의 로드맵에 따르면 ForksheetFET은 A10(~1nm) 노드에서 도입돼 A7(~0.7nm)까지 이어지며, 셀 면적을 약 20% 줄이는 효과가 기대된다.

 

 

 

ForkSheet FET 설계 유형

초기 Inner Wall 설계는 절연 벽을 셀 내부, nMOS-pMOS 경계에 배치한다. 공간 효율은 높지만 제조 난이도가 극도로 높아 양산성이 문제였다.

2025년 VLSI 심포지엄에서 IMEC은 개선된 Outer Wall 설계를 발표했다. 절연 벽을 표준 셀 경계에 배치해 인접 셀과 공유하는 방식으로, 벽 두께를 ~15nm까지 두껍게 유지하면서도 셀 높이를 90nm로 유지할 수 있다. 제조 난이도가 크게 낮아지며 향후 CFET 공정 노하우 축적에도 기여한다.

Standard Cell을 보면, 결국 연속으로 연결시키면 P/N 사이에 dielectric wall이 있는 방식이 똑같아 보인다.

하지만, Inner wall 방식은 cell 안에 dielectric wall이 있기에, cell을 제작할때 무조건 안에 wall을 만들면서 공정 난이도가 높아진다고 한다. 반면, outer wall은 기둥처럼 제작할 수 있기에 더 쉬운느낌...(일라나) 그래서 공정 마진도 inner wall 대비 더 넓고, 추후 cfet으로 구조를 전환할 때 수직으로 쌓고 외벽으로 보호하는 구조를 미리 연습하는 셈이 된다.

 

 

 

BSPDN(Back Side Power Delivery Network)

BSPDN은 트랜지스터 아키텍처의 변화가 아닌 배선 구조의 혁신이다. 전통적으로 전원선과 신호선은 모두 웨이퍼 앞면(frontside)의 BEOL(Back-End-Of-Line) 배선층에 함께 배치되었다. 이 구조에서는 두 네트워크가 공간을 다투며 상호 간섭과 IR Drop(전압 강하) 문제가 발생했다.

BSPDN은 전원 공급망을 웨이퍼 이면(backside)으로 이동시킨다. 이를 통해 앞면 배선층은 신호선만 담당하게 되고, backside의 전원선은 더 굵고 저저항으로 설계할 수 있다. 결과적으로 IR Drop 감소, 전력 효율 향상, 전면 신호선 밀도 증가, 트랜지스터 집적도 향상이라는 복합적 이득이 발생한다.

 

 

 

BSPDN 적용으로 인한 Cell height 감소(가능성)

 

 

BSPDN 장점 : Power Rail을 Backside로 옮기며 설계 혼잡도가 사라지고 로직 셀 면적을 최대 20%까지 추가로 절감할 수 있다. 전원선이 트랜지스터와 최단 거리로 연결되어 저항이 줄어듭니다. 이는 IR Drop을 막고 동작 주파수를 높일 수 있으며, AI 서버용 칩에도 최적이다.

 

 

 

 

 

 

BSPDN 단점 : 반면, 웨이퍼 본딩(Bonding)과 박막화(Thinning) 공정이 추가가 되면서 공정복잡도가 증가하고, 절연층이 열방출을 막아 국소적으로 온도가 상승되는 문제를 야기할 수 있다. 또한 전원과 신호가 분리된 완전히 새로운 방식이기에 기존의 설계자산(IP)를 모두 다시 짜야한다.

 

 

 

Reference

• https://file.myasset.com/sitemanager/upload/2023/1128/231850/20231128231850823_0_ko.pdf
• https://www.researchgate.net/figure/The-SRAM-with-Forksheet-c-offers-20-reduction-of-bitcell-height-with-respect-to-a_fig4_350786814